문서 ID: 000088638 콘텐츠 형태: 문제 해결 마지막 검토일: 2021-12-16

PCI Express* Hard IP용 인텔® FPGA P-Tile Avalon® 스트리밍 IP가 Avalon® 스트리밍 TX 인터페이스의 패리티 바이트를 사용하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • PCI Express*용 Avalon-ST 인텔® Stratix® 10 하드 IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    PCI Express* Hard IP용 인텔® FPGA P-Tile Avalon® 스트리밍 IP는 데이터 버스 패리티 보호 기능에 대한 바이트 패리티를 자동으로 생성합니다. 아래 신호에 제공되는 패리티 바이트는 데이터 버스 패리티 보호 기능의 PCI Express* Hard IP에 대한 인텔® FPGA P-Tile Avalon® 스트리밍 IP에서 사용하지 않습니다.

     

    신호 이름:

    tx_st_data_par_i

    tx_st_hdr_par_i

    tx_st_tlp_prfx_par

    해결 방법

    이 정보는 PCI Express* 사용자 가이드용 인텔® FPGA P-Tile Avalon® 스트리밍 IP의 21.4 릴리스에 포함되어 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Agilex™ 7 FPGA 및 SoC FPGA F-시리즈
    인텔® Stratix® 10 DX FPGA

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