문서 ID: 000088933 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-01-18

FGT 또는 FHT 트랜시버가 포함된 F-Tile PMA/FEC Direct PHY 인텔® FPGA IP 설계에 SRC(소프트 리셋 컨트롤러)와 관련된 타이밍 장애가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 v21.4의 문제로 인해 FGT 또는 FHT 트랜시버가 포함된 F-tile PMA/FEC Direct PHY 인텔® FPGA IP 설계가 소프트 리셋 컨트롤러(SRC)와 관련된 타이밍 장애를 잘못 표시할 수 있습니다.
    이러한 타이밍 장애의 특징은 시작 또는 래치 클럭이 src_divided_osc_clk 나열된다는 것입니다.  다른 클럭(래치 클럭 또는 시작 클럭 중 하나)은 다른 시계입니다.
    또한 보고 된 여유는 -90 ns의 순서로 매우 큰 음수임을 알 수 있습니다.

    이러한 타이밍 오류의 예는 다음과 같습니다.

    타이밍 실패 예 1
    노드에서: IP_INST[0].hw_ip_top|dut|eth_f_0|sip_inst|sip_freeze_tx_src_reg[0]
    노드: eth_f_hw__tiles|z1577a_x0_y0_n0__reset_controller|x_f_tile_soft_reset_ctlr_sip_v1|x_ftile_reset|rst_ctrl_sync|sip_freeze_tx_SRC_sequence_inst[18]|din_s1
    시작 클럭 : reconfig_clk
    래치 클럭 : src_divided_osc_clk

    지연 모델 : 2_slow_vid2_100c 설정 : -1.474 보류 : 0.027
    지연 모델 : 2_slow_vid2b_100c 설정 : -1.574 보류 : 0.167
    지연 모델 : MIN_fast_vid2a_0c 설정 : -1.193 보류 : 0.216
    지연 모델 : MIN_fast_vid2a_100c 설정 : -1.304 보류 : 0.186
    지연 모델 : MIN_fast_vid2_100c 설정 : -1.244 보류 : 0.093


    타이밍 장애 예 2
    노드에서: eth_f_hw__tiles|z1577a_x0_y0_n0__reset_controller|x_f_tile_soft_reset_ctlr_sip_v1|x_ftile_reset|rst_ctrl|dp_sip_rx_aib_control_select[19]
    노드: eth_f_hw__tiles|z1577a_x0_y0_n0|hdpldadapt_rx_chnl_19~pld_rx_clk1_dcm.reg
    시작 클럭 : src_divided_osc_clk
    래치 클럭 : IP_INST[0].hw_ip_top|clkdiv2_pll_inst|altera_iopll_0_outclk0
     
    지연 모델 : 2_slow_vid2_100c 복구 : -90.597 제거 : 0.244
    지연 모델 : 2_slow_vid2b_100c 복구 : -90.756 제거 : 0.446
    지연 모델 : MIN_fast_vid2a_0c 복구 : -90.063 제거 : 0.535
    지연 모델 : MIN_fast_vid2a_100c 복구 : -90.241 제거 : 0.316
    지연 모델 : MIN_fast_vid2_100c 복구 : -90.057 제거 : 0.076
     

    해결 방법

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 v22.1부터 해결됩니다.
    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.4 이상에서 이 문제를 해결하려면 소프트 리셋 컨트롤러와 관련된 실패 경로를 안전하게 무시할 수 있습니다.
    그러나 이러한 잘못된 타이밍 오류가 보고되지 않도록 수정하기로 선택한 경우 다음 단계를 따르십시오.

    1. ) 인텔® Quartus® 프라임 소프트웨어에서 디자인을 컴파일한 후 도구 메뉴에서 타이밍 분석기를 실행합니다. 
    2. ) 타이밍 분석기가 타이밍 넷리스트를 만든 후, 생성 설정 타이밍 보고서 및 복구 타이밍 보고서를 포함한 다양한 타이밍 보고서.

      이 경우 잘못된 경로가 제한되지 않더라도 타이밍 분석기는 타이밍 오류를 보고하지 않습니다.
       

    3. ) 클럭 도메인 교차 보고서를 보고 제한되지 않는 타이밍 경로를 확인하십시오.
       

      이는 제한되지 않는 타이밍 경로를 다음과 같이 보여줍니다. 비동기(시간 초과 안전하지 않음).  타이밍 분석기가 이러한 경로에 대한 타이밍 오류를 보고하지는 않지만 타이밍 분석에 포함되지 않도록 제한해야 합니다.

       

    4. ) 이러한 경로에 제약 조건을 설정하려면 그 중 하나를 선택하고 마우스를 마우스 오른쪽 버튼으로 클릭한타이밍 보고 를 선택합니다. 표시된 대로 보고서에 대한 기본 옵션은 충분합니다.
       

    5. ) 확인을 클릭합니다.  타이밍 보고서가 생성됩니다.

    6. ) 경로가 더 이상 타이밍 분석에 포함되지 않음을 의미하는 False Path로 경로를 제한하려면 경로의 아무 곳이나 마우스 오른쪽 버튼으로 클릭하고 거짓 경로 설정(노드 간)을 선택합니다....
       

    7. ) 타이밍 보고서를 재생성하려면 보고서 창에 표시된 보고서를 마우스 오른쪽 버튼으로 클릭하고 모든 날짜가 만료된 보고서 재생을 선택합니다.

      오래된 보고서를 재생성한 후에는 제한한 타이밍 경로가 요약 보고서에 더 이상 나타나지 않는 것을 알 수 있습니다.  타이밍 분석기가 잘못된 경로를 분석하지 않도록 제한했기 때문입니다.

       

    8. ) 제한하려는 모든 경로에 대해 이 작업을 반복합니다.  완료되면 제약 조건 메뉴에서 SDC 파일 쓰기 를 선택하여 새 .sdc 파일에서 변경한 모든 변경 사항을 저장합니다.
       

    작성할 .sdc 파일의 이름과 위치를 선택할 수 있습니다.
    생성된 .sdc 파일에는 원래 디자인에 대해 읽은 .sdc 파일의 모든 제약 조건과 추가한 새로운 제약 조건이 포함됩니다.
    향후 컴파일을 위해 이 .sdc 파일을 인텔 Quartus Prime Software 프로젝트에 추가할 수 있습니다.

    이 문제는 인텔 Quartus Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Agilex™ F-시리즈 FPGAs 및 SoC FPGAs
    인텔® Agilex™ I-시리즈 FPGAs 및 SoC FPGAs

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