문서 ID: 000088999 콘텐츠 형태: 호환성 마지막 검토일: 2021-12-31

Cyclone® V SoC 장치에 대한 HPS SDRAM PLL 참조 클럭 리소스를 설정하는 방법은 무엇입니까?

환경

  • 인텔® Quartus® Prime Standard Edition
  • 인텔® SoC FPGA 임베디드 개발 제품군 표준 에디션
  • Arria® V Cyclone® V 하드 프로세서 시스템 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Cyclone® V SoC 장치에는 eosc1_clk, eosc2_clk f2s_sdram_ref_clk명명된 하드 프로세서 시스템(HPS) SDRAM 위상 잠금 루프(PLL)에 대한 세 개의 클럭 소스가 있지만 HPS 지적 재산권(IP) GUI에서 클럭 소스를 지정할 수는 없습니다.

    해결 방법

    HPS SDRAM PLL용 클럭 소스 선택은 Preloader 소프트웨어에 의해 제어됩니다.

    1. 핸드오프 파일에서 spl_bsp 생성하고 BSP 대상 디렉토리의 "생성된" 폴더에서 pll_config.h가 생성됩니다.

    2. pll_config.h 파일에서 다음 값을 예상 클럭 리소스로 변경합니다.

    #define CONFIG_HPS_SDRPLLGRP_VCO_SSRC (0)

    0은 eosc1_clk SDRAM PLL 참조 클럭 소스로 사용하는 것을 의미하며, 1은 eosc2_clk 사용하는 수단과 f2s_sdram_ref_clk 사용하는 2 수단을 의미합니다.

    3. 프리로더를 컴파일하고 프리로더 이미지를 작성합니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    Cyclone® V SE SoC FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V SX SoC FPGA

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