문서 ID: 000089153 콘텐츠 형태: 정오표 마지막 검토일: 2022-01-13

IEEE 1588 및 RS-FEC가 활성화된 25G 이더넷 인텔® Stratix® 10개의 FPGA IP가 +/-5 ns의 타임스탬프 정확도를 달성하지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 25G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 v21.3 이전의 문제로 인해 RS-FEC 정렬 마커 근처에서 SOP가 있는 패킷의 경우 RX 타임스탬프가 4 클럭 주기로 이동되는 것을 볼 수 있습니다.

    그 결과, 생성된 타임스탬프의 정확도 오류는 약 10 ns입니다.

    이 문제는 25G 이더넷 인텔® Stratix® 10개 FPGA 지적 재산권(IP)에서 IEEE 1588과 RS-FEC를 모두 활성화할 때 발생합니다.

    해결 방법

    인텔® Quartus® Prime Pro Edition 소프트웨어 v21.3 이상에서는 이 문제에 대한 해결 방법이 없습니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 v21.4부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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