문서 ID: 000089161 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-01-07

PCI Express VirtIO 구성 레지스터에 대한 P-Tile Avalon® 스트리밍 인텔® FPGA IP 여러 물리적 기능 또는 SR-IOV가 활성화될 때 예기치 않은 결과를 반환하는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.3 및 21.4의 문제로 인해 PCI Express VirtIO 구성 공간 레지스터에 대한 P-Tile Avalon® 스트리밍 인텔® FPGA IP 구성 쓰기 또는 읽기가 다음 하드 IP 모드를 선택할 때 예기치 않은 결과를 반환하는 것을 볼 수 있습니다.

  • Gen4x16, 인터페이스 - 512비트(PLD 클럭 주파수: 175/200/225/250 MHz)
  • Gen4x8, 인터페이스 - 512비트(PLD 클럭 주파수: 175/200/225/250 MHz)
  • Gen4x8, 인터페이스 - 256비트(PLD 클럭 주파수: 175/200/225/250 MHz)
해결 방법

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.1부터 해결됩니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® Stratix® 10 DX FPGA

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