문서 ID: 000089948 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-03-20

인텔® Stratix® 10에 E-Tile 채널 PLL의 사용하지 않는 송신기 핀 또는 인텔 Agilex® 7 E-Tile FPGAs 보존해야 합니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Stratix® 10 E-Tile 트랜시버 네이티브 PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    아니요, 인텔® Stratix® 10에 E-Tile Channel PLL의 사용하지 않는 송신기 핀이나 인텔 Agilex 7 E-Tile FPGAs® 보존할 필요는 없습니다.

    예: 현재 설계가 외부 EMIB 클럭킹 모드에서 E-Tile 채널 0-3을 클럭하는 위치 4에서 E-Tile 채널 PLL을 구현하는 경우, 채널 PLL 대신 데이터 채널로 사용되도록 나중에 채널 4의 TX 핀을 유지할 필요가 없습니다.

     

     

     

    해결 방법

    이 정보는 E-Tile 트랜시버 PHY 사용자 가이드의 향후 개정에 추가됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    인텔® Agilex™ F-시리즈 FPGAs 및 SoC FPGAs
    인텔® Stratix® 10 DX FPGA
    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 TX FPGA

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    지원팀 연락처

    보증 제외

    1

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