VHDL에서 생성된 1비트 폭의 단일 클럭 FIFO FPGA IP를 시뮬레이션할 때 Quartus® Prime Pro Edition 소프트웨어 버전 21.3에서 다음 오류가 나타날 수 있습니다.
# ** 오류: /nfs/site/disks/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/sim/adci_rd_error_fifo_auto.vhd(34): (vcom-1133) 포트 "data"에서 유형 불일치가 발견되었습니다.
# 구성 요소 "adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp"에서 포트 유형은 "ieee.std_logic_1164.STD_LOGIC"입니다.
# 엔티티 "adci_rd_error_fifo_auto_fifo_1910_5xd5sry"에서 포트 유형은 "ieee.std_logic_1164.STD_LOGIC_VECTOR"입니다.
# ** 오류: /nfs/site/disks/psg_data_30/scabanda/ips_cases/690706/adci_rd_error_fifo_auto/sim/adci_rd_error_fifo_auto.vhd(34): (vcom-1133) 포트 "q"에서 유형 불일치가 발견되었습니다.
# 구성 요소 "adci_rd_error_fifo_auto_fifo_1910_5xd5sry_cmp"에서 포트 유형은 "ieee.std_logic_1164.STD_LOGIC"입니다.
# 엔티티 "adci_rd_error_fifo_auto_fifo_1910_5xd5sry"에서 포트 유형은 "ieee.std_logic_1164.STD_LOGIC_VECTOR"입니다.
Quartus® Prime Pro Edition 소프트웨어 버전 21.3에서 이 문제를 해결하려면 Verilog에서 1비트 폭의 단일 클럭 FIFO FPGA IP를 생성하고 VHDL 래퍼를 생성합니다. VHDL 래퍼를 기본 디자인에 연결합니다.
이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.