문서 ID: 000090388 콘텐츠 형태: 정오표 마지막 검토일: 2024-11-29

pin_perst_n 이벤트 후 pX_reset_status_n_o 신호 디어설션에 대한 지연이 일치하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    PCI* Express용 P-타일 Avalon® 스트리밍 IP의 pX_reset_status_n_o 신호에는 백투백 pin_perst_n 어설션 수와 관련된 누적 특성이 포함됩니다.

    각각의 백투백 pin_perst_n 이벤트는 대기열에 추가되고 차례로 실행되어, PCI* 익스프레스용 P-타일 Avalon® 스트리밍 IP가 재설정 해제되고 pX_reset_status_n_o 신호를 해제하는 데 걸리는 총 시간에 영향을 미칩니다.

    그림 1. 호스트에서 단일 pin_perst_n 어설션이 실행될 때 PCI Express용 P-타일 Avalon® 스트리밍 IP 동작을 보여줍니다. 그림 2. 여러 pin_perst_n 어설션이 실행될 때의 누적 특성을 표시합니다.

    해결 방법

    PCI* Express용 P-타일 Avalon® 스트리밍 IP 사용 설명서는 이 정보를 포함하도록 업데이트되지 않습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Agilex™ F-시리즈 FPGAs 및 SoC FPGAs
    인텔® Stratix® 10 DX FPGA

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.