문서 ID: 000090535 콘텐츠 형태: 정오표 마지막 검토일: 2025-05-14

교정이 일관되게 통과할 때 Stratix® 10 FPGA QDRII+ IP에서 읽기 데이터 손상이 발생하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 외부 메모리 인터페이스 인텔® Stratix® 10 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Stratix® 10 FPGA QDRII+ 지적 재산권(IP)을 사용한 보정 시도 간에 보정된 DQS-en 설정에 큰 차이가 있는 경우 읽기 데이터 손상이 관찰될 수 있습니다.

    해결 방법

    Quartus® Prime 소프트웨어 v21.2 릴리스용 패치를 다운로드하여 이 문제를 해결할 수 있습니다. 다른 Quartus® Prime 소프트웨어 릴리스 패치에 대해서는 Altera 지원에 문의하십시오.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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    1

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