문서 ID: 000090638 콘텐츠 형태: 정오표 마지막 검토일: 2023-01-09

F-Tile Dynamic reconfiation Suite 인텔® IP 설계 예에서 VHDL을 사용하여 케이던스® Xcellium 시뮬레이터를 사용할 때 올바르게 시뮬레이션하지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 인터페이스
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.1의 문제로 인해 F-Tile Dynamic 재구성 제품군의 VHDL 설계 예시 구현이 올바르게 시뮬레이션되지 인텔® IP.
    Cadence® Xcellium 시뮬레이터는 아래와 유사한 텍스트가 포함된 dr_cpu_ctrl_inst 모듈과 관련된 경고를 생성합니다.
    Defparam 결과를 비 Verilog 인스턴스로 전파하려고 시도했습니다.
     

    해결 방법

    시뮬레이션에서 이 문제를 해결하려면 run_xcelium.sh 파일을 편집하여 새로운 일반 스위치추가하여 QTLG 흐름에서 생성된 올바른 *_combined mif 파일로 dr_cpu_ctrl DMEM_INIT_FILE 설정합니다.

    참고: Quartus 지원-로직 생성 단계가 실행된 후에만 올바른 mif 파일 이름이 사용되었는지 확인하십시오.
    필요한 할당의 예는 다음과 같습니다.
    xmelab -relax -timescale '1 ps /1 ps' -access +rwc -일반 "basic_avl_tb_top.eth_f_hw.dr_dut:dr_f_0.dr_cpu_ctrl_inst:DMEM_INIT_FILE => \"eth_f_hw__combined_z1577a_x0_y166_n0.mif\"basic_avl_tb_top

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ 7 FPGA 및 SoC FPGA I-시리즈

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.