문서 ID: 000090686 콘텐츠 형태: 정오표 마지막 검토일: 2023-01-11

Interlaken(2세대) 인텔® Stratix® 10개 FPGA IP 설계 예는 25Gbps로 구성하고 Interlaken Look-aside 모드가 활성화될 때 타이밍을 닫지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • Interlaken (2세대) 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.1 이전의 문제로 인해 Interlaken(2세대) 인텔® Stratix® 10 FPGA IP 디자인 예는 25Gbps로 구성되고 Interlaken Look-aside 모드가 활성화되면 타이밍이 닫히지 않을 수 있습니다.

    해결 방법

    인텔® Quartus® Prime Pro 소프트웨어 버전 22.1 이전의 이 문제를 해결하려면 인텔® Quartus® Prime Pro 소프트웨어에서 Design Space Explorer II를 시작하고 시드 스윕을 수행하십시오.
    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Stratix® 10 GX 신호 무결성 개발 키트
    인텔® Stratix® 10 TX 신호 무결성 개발 키트

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