인텔® Agilex™ 7 FPGA P-Tile을 사용할 때, 케이던스 Xcelium 시뮬레이터에서 PCI Express 테스트벤치용 멀티 채널 DMA 인텔® FPGA IP 컴파일할 때 시뮬레이션 오류가 표시되는 이유는 무엇입니까?

표 34에 명시된 대로. PCI Express 설계 예 사용자 가이드용 멀티 채널 DMA 인텔® FPGA IP MCDMA IP P-Tile용 지원 시뮬레이터는 케이던스 Xcelium을 사용하여 이 IP 구성 시뮬레이션을 시도할 경우 케이던스 Xcelium 시뮬레이터가 지원되지 않습니다.

$>./xcelium_setup.sh
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xmelab: *W,DSEMEL: 이 SystemVerilog 설계는 IEEE 1800-2009 SystemVerilog 시뮬레이션 의미 체계에 따라 시뮬레이션됩니다. SV 2009 시뮬레이션 의미 체계를 끄려면 -disable_sem2009 옵션을 사용하십시오.
xmelab: *F, CUMSTS: 하나 이상의 모듈에서 시간 조정 지시문이 누락되었습니다.
xmsim: 20.03-s005: (c) 저작권 1995-2020 케이던스 디자인 시스템, Inc.
xmsim: *F,NOSNAP: 라이브러리에 스냅샷 'pcie_ed_tb.pcie_ed_tb'가 존재하지 않습니다.

이 IP 구성의 Cadence Xcelium 시뮬레이터에 대한 지원은 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 출시를 위해 계획되어 있습니다.

기존 IP 릴리스에서 이 문제를 해결하려면 지원되는 시뮬레이터가 사용 되었는지 확인하십시오 .