문서 ID: 000091595 콘텐츠 형태: 오류 메시지 마지막 검토일: 2023-05-09

F-Tile JESD204C 인텔 Agilex® 7 FPGA IP 설계 예제 시뮬레이션이 신호 rx_gb_underflow_err 어설션되는 데 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • ModelSim*-인텔® FPGA Edition 소프트웨어
  • Questa*-인텔® FPGA에디션
  • JESD204B 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    ModelSim*-인텔® FPGA Edition 2021.4 및 Questa* 인텔® FPGA 에디션 2022.1의 문제로 인해 rx_phy_clk 주파수의 변화로 인해 신호 rx_gb_underflow_err 주장됩니다.
    이 문제는 다음 변형에서만 관찰됩니다.
    L = 16, M = 8, F = 2, 데이터 속도/L = 32000.000000Mbps, FCLK_MULP = 1, WIDTH_MULP = 4

    해결 방법

    이 문제는 인텔® Quartus® Prime 소프트웨어 IP 버전 22.2 및 22.3에 영향을 미칩니다.

    이 문제를 해결하려면:

    ModelSim*의 경우 v2021.4 대신 v2022.1을 사용하여 시뮬레이션을 실행합니다.
    Questa*의 경우 v2022.1 대신 v2021.3을 사용하여 시뮬레이션을 실행합니다.

    이 문제는 ModelSim* 인텔® FPGA 에디션 및 Questa* 인텔® FPGA 에디션 22.4에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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