문서 ID: 000091610 콘텐츠 형태: 정오표 마지막 검토일: 2023-06-15

F-Tile Ethernet 인텔® FPGA Hard IP 정밀 시간 프로토콜(PTP) 변형의 설계 예에 있는 스크립트를 사용할 때 Tx 또는 Rx UI에 대한 계산 값이 잘못된 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.2의 문제로 인해 F-Tile 이더넷 인텔® FPGA Hard IP 정밀 시간 프로토콜(PTP)이 포함된 설계에 제공된 스크립트가 잘못된 Tx 또는 Rx UI 값을 표시할 수 있습니다.

    해결 방법

    이 문제를 해결하려면 다음 단계를 수행하십시오.

    1. <제작된 예시 설계 폴더>/hardware_test_design/hwtest/altera/ptp/ptp_fw.tcl에 있는 PTP 펌웨어 스크립트엽니다.
    2. 다음 코드 줄 찾기 교체:
    • FROM 세트 tx_tam_cnt [포맷 0x%X[expr[expr $rd_data & 0x3FFF0000] >> 16]]
    • tx_tam_cnt 설정하려면 [형식 0x%X[expr[expr $rd_data 및 0x7FFF0000] >> 16]]
    • FROM 세트 rx_tam_cnt [포맷 0x%X[expr[expr $rd_data 및 0x3FFF0000] >> 16]]
    • rx_tam_cnt 설정하려면 [형식 0x%X[expr[expr $rd_data 및 0x7FFF0000] >> 16]
    • FROM 세트 tx_tam_cnt_delta_max 32767
    • tx_tam_cnt_delta_max 32768로 설정하려면
    • FROM 세트 rx_tam_cnt_delta_max 32767
    • rx_tam_cnt_delta_max 32768로 설정하려면
    1. 파일 저장

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.3부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ 7 FPGA 및 SoC FPGA

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