AXIS-VVP Full이 활성화된 F-tile SDI II 인텔® FPGA IP 설계 예에서 개발 키트가 선택되지 않았을 때 분석 및 합성 단계에서 인텔® Quartus® Prime Pro 컴파일이 실패하는 이유는 무엇입니까?

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.2의 문제로 인해 AXIS-VVP Full이 활성화되고 개발 키트 없음이 선택된 상태에서 F-tile SDI II 인텔® FPGA IP 예제 디자인을 생성할 때 인텔® Quartus® Prime Pro 컴파일 중에 다음 오류 메시지가 나타납니다.

• 오류(20521): IOPLL axi4s_clk_iopll_inst|axi4s_clk_iopll|tennm_pll의 입력 refclk가 잘못된 소스인 가상 핀에 의해 구동됩니다. IOPLL refclk의 소스는 다른 IOPLL 또는 전용 refclk 입력 핀이어야 합니다

이 문제를 해결하려면 AXIS-VVP Full이 활성화된 F-tile SDI II 인텔® FPGA IP Design Example에서 No Development Kit(개발 키트 없음)를 선택할 때 인텔® Quartus® 설정 파일(QSF) 파일 설정에서 -name VIRTUAL_PIN ON -을 주석 행 에 <set_instance_assignment clk_3a_gpio_p_2> 디자인을 다시 컴파일하십시오.

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 수정될 예정입니다.