문서 ID: 000091814 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-06-20

인텔 Agilex 7 FPGA I-시리즈 F-타일 설계에서 400G 광 모듈을® 사용할 때 링크가 나타나지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    중요 문제

    설명

    50G PAM4 설계 이상의 인텔 Agilex® 7 FPGA F-Tile FGT 트랜시버의 경우 루프백을 위해 400G 광 모듈을 사용할 때 적응이 성공하려면 미디어 모드를 VSR/Optics 로 설정해야 합니다.

    해결 방법

    이 문제를 해결하려면 다음 .tcl 파일의 set_media_mode 프로세스를 참조하십시오.

    ttk_helper_fgt_eth.tcl


    미디어 모드를 VSR/광섬유로 설정하려면 다음 단계를 따르십시오.

    1. 논리 채널 0에서 15까지의 경우 0xFFFFC[1:0] 반환 값은 논리 채널 0의 물리적 위치를 나타냅니다. 반품 값이 2'b00인 경우 논리적 채널 0이 물리적 레인 0에 있다는 의미입니다. 2'b01은 논리적 채널 0이 물리적 레인 1에 위치한다는 것을 의미하며, 2'b10은 물리적 레인 2를 의미하며 2'b11은 물리적 레인 3을 의미합니다. 이 반환 값은 모든 16개의 논리 채널에 적용됩니다.
    2. 0x1FFFFC[1:0] 반품 값은 논리적 채널 1의 물리적 위치를 나타냅니다.
      0x2FFFFC[1:0] 반품 값은 논리적 채널 2의 물리적 위치를 나타냅니다.
      ...
      0x8FFFFC[1:0] 반품 값은 논리적 채널 8의 물리적 위치를 나타냅니다.
    3. Ch0 ~ Ch3의 경우 다음 단계를 따르십시오.
      a) 0x9003C 해결하기 위해 0x14a(lane_number)64를 작성합니다.
      b) 투표 주소는 비트 14 = 0 및 비트 15 = 1까지 0x90040.
      c) 0x9003C 해결하기 위해 0x142(lane_number)64를 작성합니다.
      d) 투표 주소는 비트 14 = 0 및 비트 15 = 0까지 0x90040.

      기본값으로 다시 전환하려면 다음 단계를 따르십시오.
      a) 0x10a(lane_number)64를 작성하여 0x9003C
      b) 투표 주소는 비트 14 = 0 및 비트 15 = 1까지 0x90040.
      c) 0x9003C 해결하기 위해 0x102(lane_number)64를 작성합니다.
      d) 투표 주소는 비트 14 = 0 및 비트 15 = 0까지 0x90040.
    4. Ch4 ~ Ch7의 경우 다음 단계를 따르십시오.
      a) 0x49003C 해결하기 위해 0x14a(lane_number)64를 작성합니다.
      b) 투표 주소는 비트 14 = 0 및 비트 15 = 0까지 0x490040.
      c) 0x49003C 해결하기 위해 0x142(lane_number)64를 작성합니다.
      d) 투표 주소는 비트 14 = 0 및 비트 15 = 1까지 0x490040.

      기본값으로 다시 전환하려면 다음 단계를 따르십시오.
      a) 0x49003C 해결하기 위해 0x10a(lane_number)64를 작성합니다.
      b) 투표 주소는 비트 14 = 0 및 비트 15 = 1까지 0x490040.
      c) 0x49003C 해결하기 위해 0x102(lane_number)64를 작성합니다.
      d) 투표 주소는 비트 14 = 0 및 비트 15 = 0까지 0x490040.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.3부터 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 3 제품

    인텔® Agilex™ I-시리즈 FPGA 개발 키트
    인텔® FPGA 다운로드 케이블 드라이버
    인텔® Agilex™ 7 FPGA 및 SoC FPGA

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