문서 ID: 000091918 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-08-15

1G/2.5G/5G/10G 다중 속도 이더넷 PHY 인텔® Stratix® 10 FPGA IP가 /I2/ 순차적 집합을 보낼 때 IEEE 802.3 36절에 작성된 PCS 전송 코드 그룹 상태 다이어그램을 준수하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    1G/2.5G/5G/10G 다중 속도 이더넷 PHY 인텔® Stratix® 10 FPGA IP의 문제로 인해 1GbE 모드에서 잘못된 실행 차이 /I2/가 표시될 수 있습니다.

    IEEE 802.3 36절에 따르면 /I2/ 정렬된 집합은 IDLE 기간 동안 /K28.5-/D16.2+/여야 합니다.

    그러나 1G/2.5G/5G/10G 다중 속도 이더넷 PHY 인텔® Stratix® 10 FPGA IP는 /K28.5+/D16.2-/인 /I2/ 순차적 세트의 반전된 실행 차이를 생성할 수 있습니다.

    해결 방법

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 21.2에 대한 이 문제를 해결하기 위한 패치를 사용할 수 있습니다.

    다음 링크에서 패치 0.45를 다운로드하여 설치합니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.3부터 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 4 제품

    인텔® Stratix® 10 MX FPGA
    인텔® Stratix® 10 SX SoC FPGA
    인텔® Stratix® 10 TX FPGA
    인텔® Stratix® 10 GX FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.