문서 ID: 000091946 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-02-16

PCI Express* 설계 예에 대한 인텔® Stratix® 10 L-타일 및 H-타일 Avalon® 스트리밍 인텔® FPGA IP 타이밍 분석기 설정 요약에서 두 개의 설정 클럭이 누락된 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
    PCI Express*용 Avalon-ST 인텔® Stratix® 10 하드 IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.2의 문제로 인해 10개의 FPGA 장치에 대한 PCI Express*용 L-타일 및 H-타일 Avalon® 스트리밍 인텔® FPGA IP 컴파일할 때 다음 클럭이 설정 요약 인텔® Stratix®에 누락됩니다.

  • dut|dut|altera_pcie_s10_hip_ast_pipen1b_inst|altera_pcie_s10_hip_ast_pllnphy_inst|g_phy_g3x16.phy_g3x16|phy_g3x16|xcvr_hip_native|ch0
  • dut|dut|altera_avst512_iopll|altera_ep_g3x16_avst512_io_pll_s10_outclk0

 

 

해결 방법

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.3부터 해결됩니다.

관련 제품

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인텔® Stratix® 10 FPGA 및 SoC FPGA

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