문서 ID: 000092243 콘텐츠 형태: 오류 메시지 마지막 검토일: 2023-02-08

오류(19433년): 로직 셀(신호 이름)을 통해 주변 장치와 DSP 또는 RAM(신호 이름) 간 전송으로 타이밍 전송이 불가능합니다.

환경

  • 인텔® Quartus® Prime Pro Edition
  • 외부 메모리 인터페이스 인텔® Stratix® 10 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어를 사용하여 외부 메모리 인터페이스 인텔® Stratix® 10 FPGA IP를 블록 RAM에 연결하는 디자인을 컴파일할 때 이 오류 메시지가 나타날 수 있습니다.

    해결 방법

    외부 메모리 인터페이스 인텔® Stratix® 10개 FPGA IP와 블록 RAM 사이에 하나 이상의 파이프라인 단계를 추가하여 이 오류를 방지할 수 있습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.