문서 ID: 000092261 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-08-16

전용 인텔® Stratix® 10 또는 Intel Agilex® 7 FPGA 장치 REFCLK_GXB 핀을 사용하여 IOPLL의 refclk를 클록킹할 때 최소 펄스 폭 위반이 발생하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • IOPLL 인텔® FPGA IP
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어의 문제로 인해 전용 REFCLK_GXB 핀을 사용하여 IOPLL의 refclk를 클럭할 때 pll refclk 핀에 최소 펄스 폭 위반이 표시될 수 있습니다.

    최소 펄스 폭 위반의 대상은 일반적으로 <refclk 핀 이름>~inputFITTER_INSERTED_FITTER_INSERTED~fpll_c0_div입니다.

    해결 방법

    오류를 방지하려면 다음 Synopsys* 설계 제약 조건 파일(.sdc) 제약 조건을 추가하십시오.

    disable_min_pulse_width [get_cells <refclk 핀 이름>~inputFITTER_INSERTED_FITTER_INSERTED]

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 2 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA
    인텔® Agilex™ FPGAs 및 SoC FPGAs

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