문서 ID: 000092407 콘텐츠 형태: 오류 메시지 마지막 검토일: 2024-04-16

25G 이더넷 모드와 RS-FEC가 활성화되었을 때 F-Tile 이더넷 FPGA 하드 IP 설계 예제에 대한 시뮬레이션이 중단되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 25G 이더넷 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 22.3의 문제로 인해 25G 이더넷 모드 및 RS-FEC가 활성화되면 F-Tile 이더넷 FPGA 하드 IP 설계 예제에 대한 시뮬레이션이 중단됩니다.

    해결 방법

    이 문제에 대한 해결 방법은 없습니다. 이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ I-시리즈 FPGAs 및 SoC FPGAs

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    1

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