문서 ID: 000092408 콘텐츠 형태: 문제 해결 마지막 검토일: 2024-12-09

HPS EMIF가 HRC(Half Rate Converter) On 및 Quarter Rate와 함께 활성화된 경우 Agilex™ 7 SoC FPGA가 DDR 공간에 액세스하지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition

    • u-boot-socfpga

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Agilex™ 7 SoC FPGA용 u-boot-spl(u-boot-socfpga-v2022.01)의 문제로 인해 HPS EMIF가 HRC(Half Rate Converter) On 및 Quarter Rate로 활성화된 경우 모든 HPS DDR 공간에 액세스하지 못할 수 있습니다. 예를 들어 HPS EMIF가 2GB 구성인 경우 HPS는 2GB의 전반부에만 액세스할 수 있으며 2GB의 후반부는 전반부의 별칭일 뿐입니다.

    해결 방법

    이 문제를 해결하려면 u-boot-socfpga/drivers/ddr/altera/sdram_agilex.c(81) 의 소스 코드를

    update_value |= (hmc_readl(plat, CTRLCFG3) & 0x4);

    받는 사람

    update_value |= 0x4;

    추가 정보

    이 문제는 u-boot-spl(u-boot-socfpga-v2023.01)에서 수정되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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    1

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