문서 ID: 000092408 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-02-28

HPS EMIF가® HRC(Half Rate Converter) 온/쿼터 레이트로 활성화되었을 때 인텔 Agilex 7 SoC FPGA DDR 공간에 액세스하지 못하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition

    • u-boot-socfpga

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔 Agilex 7 SoC FPGA® u-boot-spl(u-boot-socfpga-v2022.01)에 문제가 있어 HPS EMIF가 HRC(Half Rate Converter) 켜기 및 분기 속도로 활성화되어 있을 때 모든 HPS DDR 공간에 액세스할 수 없습니다.  예를 들어, HPS EMIF가 2GB 구성인 경우 HPS는 2GB의 상반기에만 액세스할 수 있으며, 2GB의 후반부는 상반기 별칭일 뿐입니다.

     

    해결 방법

    이 문제를 해결하려면 u-boot-socfpga/드라이버/ddr/altera/sdram_agilex.c(81)에서 소스 코드를 변경해야 합니다.

       update_value |= (hmc_readl(plat, CTRLCFG3) 및 0x4);

    받는 사람

    update_value |= 0x4;

     

     

    추가 정보

    이 문제는 향후 u-boot-spl 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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    1

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