인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.3의 문제로 인해 F-tile 이더넷 멀티레이트용으로 생성되는 .sdc 파일은 o_clk_rec_div 및 o_clk_rec_div64 포트를 부적절하게 제한 할 인텔® FPGA IP . 이러한 부적절한 제약으로 인해 이 지적 재산권(IP)을 사용할 때 기능 장애가 발생할 수 있습니다.
o_clk_rec_div64 적합한 주파수(타이밍 보고서에 rx_clkout 표시)는 10G 및 40G 설계의 경우 161.1328125 MHz, 다른 속도의 경우 402.83203125 MHz 또는 415.0390625 MHz입니다.
o_clk_rec_div 적합한 주파수(타이밍 보고서에 rx_clkout2 표시)는 10G의 경우 156.25MHz, 40G 설계의 경우 312.5MHz, 다른 속도의 경우 390.625MHz입니다.
이 문제를 해결하려면 최상위 프로젝트 Synopsys Design Constraints(SDC) 파일에서 새로운 클럭 기간 제약 조건을 정의하여 IP 수준 제약 조건을 재정의할 수 있습니다.
다음 예에서는 *rx_pld_pcs_clk_ref 및 *rx_user_clk_ref 클럭이 재정의되어 rx_clkout 및 rx_clkout2 주파수가 깨끗한 방식으로 파생됩니다.
이 시계는 rx_clkout 및 rx_clkout2 위한 마스터 클럭입니다.
- 설정 clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23]
- create_clock -add-period 2.095 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_pld_pcs_clk_ref|ch23 $clk_target
- 설정 clk_target [get_clock_info -targets IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23]
- create_clock -add-period 2.226 -name IP_INST[0].hw_ip_top|dut|eth_f_0|rx_user_clk_ref|ch23 $clk_target
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.
