문서 ID: 000092533 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-08-15

mem_reset_n 및 mem_cke 어설션이 DDR4, DDR3 IP EMIF IP 시뮬레이션FPGA 인텔® Arria®10에서 JEDEC 사양을 충족하지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • HPS 인텔® Arria® 10 FPGA IP용 외부 메모리 인터페이스
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    시뮬레이션 시 JEDEC 사양이 500us를 정의하는 경우 DDR4 및 DDR3 초기화 시퀀스 타이밍 위반이 발생할 수 있습니다.

    해결 방법

    이는 시뮬레이션 시간을 단축하기 위한 것이며 실제 하드웨어는 JEDEC 사양을 따릅니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Arria® 10 FPGA 및 SoC FPGA

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