인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.2의 문제로 인해 F-Tile Dynamic Reconfiguration Suite 인텔® FPGA IP의 설계 예는 내부 직렬 루프백이 활성화된 하드웨어에서 제대로 작동하지 않습니다.
이 문제는 지적 재산권(IP) 유형에 관계없이 디자인 예제의 모든 FGT 변형에 영향을 미칩니다.
하드웨어에서 이 문제를 해결하려면 먼저 다음 단계를 수행하여 디자인 예제가 내부 직렬 루프백 모드에서 실행 중인지 확인합니다.
1.) <예제 디자인 디렉토리>/hardware_test_design/hwtest/src로 이동합니다 .
2.) parameter.tcl 파일을 열고 아래와 같이 "루프백 모드" 매개변수가 1로 설정되어 있는지 확인합니다.
세트 loopback_mode 1
3.) 매개변수가 1로 설정되지 않은 경우 설계 예제가 외부 루프백 모드에서 실행 중이며 이 솔루션이 적용되지 않습니다. 매개변수가 1로 설정된 경우 아래와 같이 진행하십시오.
4.) <예제 디자인 디렉토리>/hardware_test_design/hwtest/tests로 이동합니다 .
5.) 이더넷 변형의 경우 ftile_eth_dr_test.tcl 파일을 엽니다.
CPRI 변형의 경우 ftile_cpri_dr_test.tcl 파일을 엽니다.
Direct Phy 변형의 경우 ftile_dphy_dr_test.tcl 파일을 엽니다.
변형에 관계없이 해결 방법은 동일하게 유지됩니다.
6.) 다음 줄을 찾아 변경합니다.
보낸 사람
{$loopback_mode == 1} {
set_ilb $NUM_채널 1
} 다른 {
#set_ilb $NUM_채널 0
}
받는 사람
{$loopback_mode == 1} {
set_ilb $NUM_채널 0
}
7.) 파일을 저장합니다 .
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.4부터 해결되었습니다.