문서 ID: 000093030 콘텐츠 형태: 문제 해결 마지막 검토일: 2022-11-27

내 프로토콜 간 F-Tile Dynamic 재구성 제품군 인텔® FPGA IP 설계가 상호 배타적 재구성 그룹에 있는 IP 클럭 도메인 간의 타이밍 위반을 나타내는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 인터페이스
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.3의 문제로 인해 F-Tile Dynamic 재구성 제품군 인텔® FPGA IP 설계는 상호 독점 재구성 그룹에 있는 지적 재산권(IP) 코어 간에 타이밍 위반을 표시합니다.

    해결 방법

    이 문제를 해결하려면 클록 그룹 제약 조건을 만들어 상호 배타적인 클럭 도메인 간의 경로를 잘라냅니다.
    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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