문서 ID: 000093171 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-11-30

변형 MGBASE-T PHY를 사용하는 인텔® Stratix® 10 1G/2.5G/5G/10G 다중 속도 이더넷 PHY 인텔® FPGA IP의 타임스탬프 정확도가 예상 값보다 낮은 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 1G 2.5G 5G 10G 멀티레이트 이더넷 PHY 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.3의 문제로 인해 변형 MGBASE-T가 있는 1G/2.5G/5G/10G 다중 속도 이더넷 PHY 인텔® FPGA IP가 있는 인텔® Stratix® 10 설계는 예상보다 높은 PTP(Precision Time Protocol) 타임스탬프 정확도 값을 갖습니다. 선택한 속도가 2.5G 이하일 때 정확도 오류가 관찰됩니다.

    해결 방법

    현재로서는 해결 방법이 없습니다. 이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 수정될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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