인텔® Stratix® 10L-Tile 장치와 H-Tile 장치의 트랜시버 rx_pma_clkslip 및 rx_bitslip 기능의 차이점은 무엇입니까?

L-및 H-Tile 트랜시버 네이티브 PHY 인텔® Stratix®는 10개의 IP rx_pma_clkslip 및 rx_bitslip 기능을 모두 인텔® Stratix® 10 L-Tile 및 H-Tile 장치의 트랜시버 RX 단어 정렬에 사용할 수 있습니다.

rx_pma_clkslip 포트는 물리적 중간 부착물(PMA)에서 작동합니다. 어설션되면 deserializer가 일련 비트를 건너뛰거나 한 주기 동안 직렬 클럭을 일시 중지하여 단어 정렬을 달성합니다. 일시 중지된 데이터는 선택적 기어박스에 공급됩니다.

rx_bitslip 포트는 실제 코딩 하위 레이어(PCS)에서 작동합니다. rx_parallel_data rx_bitslip 입력의 모든 양수 에지에 대해 1비트 미끄러짐. 기어박스 출력에서 비트 미끄러짐이 보입니다.

기어박스를 사용할 때는 보통 40:66비트 모드에서 사용할 수 있습니다. rx_pma_clkslip 포트를 사용하여 40비트 도메인의 데이터를 일시 중지하면 66비트 도메인에서 단어 정렬이 부족할 수 있습니다.

기어박스를 사용하는 트랜시버 구성에 L-및 H-Tile 트랜시버 네이티브 PHY 인텔® Stratix® 10 IP rx_bitslip 포트를 사용하십시오.