문서 ID: 000093304 콘텐츠 형태: 연결성 마지막 검토일: 2023-11-15

병렬 인터페이스 Intel Agilex® 7 FPGA IP용 PHY Lite에서 ASIC 프로토 I/O 표준을 사용하여 참조 클럭 위치에 제한이 있는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
    병렬 인터페이스용 PHY Lite 인텔® Arria® 10 FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.4의 문제로 인해 ASIC Proto I/O 표준을 사용하는 경우 병렬 인터페이스 Intel Agilex® 7 FPGA IP 레인용 PHY Lite를 참조 클럭과 공유할 수 없습니다.

해결 방법

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.4에서 이 문제를 해결하려면 인텔® Quartus® Prime Pro Edition 핀 플래너 또는 인텔® Quartus® Prime Pro Edition 할당 편집기를 사용하여 참조 클럭 위치를 지정하십시오.

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.1부터 수정되었습니다.

관련 제품

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인텔® Agilex™ FPGAs 및 SoC FPGAs

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