문서 ID: 000093319 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-10-17

F-Tile 이더넷 인텔® FPGA Hard IP 설계 사례에서 Deterministic Latency Measurement를 활성화했을 때 복구 타이밍 오류가 발생하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    F-Tile 이더넷 인텔® FPGA Hard IP의 경우 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.4의 문제로 인해 Deterministic Latency Measurement 옵션이 활성화되고 예제 설계가 생성되면 복구 타이밍 오류가 발생할 수 있습니다.

    해결 방법

    이 문제를 해결하려면 eth_f_ip.sdc 파일에 다음 코드를 추가합니다.

    eth_f_constraint_net_delay *\

    *latency_measure_inst|async_pulse_gen_inst|async_pulse* \

    2.2ns 1 0 0 0 1

    eth_f_constraint_net_delay *\

    *latency_measure_inst|async_pulse_gen_inst| CNT[*] \

    2.2ns 1 0 0 0 1

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 수정될 예정입니다.

    s

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.