문서 ID: 000093528 콘텐츠 형태: 정오표 마지막 검토일: 2024-05-06

데이터 속도가 16.3Gbps에서 17.1Gbps 사이일 때 F-Tile JESD204B Agilex™ 7 FPGA IP 디자인 예제 생성이 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • JESD204B 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 22.4 이하의 문제로 인해 모든 PMA 속도 등급 장치의 데이터 속도가 16.3Gbps에서 17.1Gbps 사이일 때 F-타일 JESD204B Agilex™ 7 FPGA IP 설계 예 생성 실패가 발생할 수 있습니다.

    이 문제의 원인은 내부 위상 잠금 루프(PLL)가 잘못된 모드로 선택되었기 때문입니다.

    해결 방법

    해결 방법은 없습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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    보증 제외

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