인텔® Quartus® Prime Pro Edition 소프트웨어 v22.3에서 v22.4로 업그레이드한 후 SDI 모드로 구성된 F-Tile PMA/FEC Direct PHY® 인텔 Agilex 7 FPGA IP를 사용할 때 로직 생성 오류가 표시되는 이유는 무엇입니까?

F-Tile PMA/FEC Direct PHY 인텔 Agilex 7 FPGA® IP를 SDI 모드에서 인텔® Quartus® Prime Pro Edition 소프트웨어 v22.3에서 v22.4로 업그레이드한 후 나중에 "tx_pll_bw_sel" Quartus 설정 파일(QSF) 제약 조건을 추가하지 않은 경우 로직 생성 오류가 나타날 수 있습니다.

SDI 모드의 인텔 F-Tile 트랜시버에는 인텔 Quartus 소프트웨어 v21.4 이상에서 추가 QSF 제약이 필요합니다. SDI 모드에서 F-Tile PMA/FEC Direct 인텔® FPGA PHY IP에서 다음과 유사한 로직 생성 오류가 나타날 수 있습니다.

오류 예:

오류(21843): 입력 변수:

오류(21843): user.bb_f_ux_tx[0] -> du_inst|sdi_mr_du_sys_inst|tx_phy|tx_phy|dphy_hip_inst|persystem[0].perxcvr[0].fgt.tx_ux.x_bb_f_ux_tx

오류(21843): is_used == TRUE

오류(21843): 위치 == UX15

오류(21843): tx_line_rate_bps == 11880000000

오류(21843): tx_pll_bw_sel == TX_PLL_BW_SEL_LOW

오류(21843): tx_tuning_hint == TX_TUNING_HINT_SDI

오류(21843): user.bb_f_ux_rx[0] -> du_inst|sdi_mr_du_sys_inst|rx_phy|rx_phy| U_base_profile|directphy_f_0|dphy_hip_inst|persystem[0].perxcvr[0].fgt.rx_ux.x_bb_f_ux_rx

오류(21843): is_used == TRUE

오류(21843): 위치 == UX15

오류(21843): txrx_channel_operation == TXRX_CHANNEL_OPERATION_DUAL_SIMPLEX

이 문제를 해결하려면 각 인텔 F-Tile 트랜시버 SDI 핀에 대해 다음 제약 조건 예를 추가하십시오.

제약 조건 예:

set_instance_assignment -name HSSI_PARAMETER "tx_pll_bw_sel=TX_PLL_BW_SEL_MEDIUM" -to

인텔 F-Tile SDI 설계에 필요한 모든 QSF HSSI_PARAMETER 과제 전체 목록을 보려면 최신 버전의 인텔® Quartus® Prime Pro Edition 소프트웨어에서 SDI II 인텔 FPGA IP 설계 예제를 생성하고 QSF 파일을 참조하십시오.