인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.4 이전의 문제로 인해 시뮬레이션은 선택적 RS-FEC 시뮬레이션 설계 예가 포함된 인텔 Agilex FPGA 100GE MAC+PCS용 비PTP E-tile E-tile Ethernet IP의 다음 구성에 대해 AM_LOCK® RX_PCS_READY 주장하지 않습니다. 이더넷 인텔® FPGA IP(기본값이 아닌 값)의 E-Tile Hard IP에 대해 sim_mode 매개변수가 수정될 때 문제가 발생합니다.
parameter sim_mode = "disable";
구성:
- IP 탭 아래:
- 선택적 RSFEC 또는 100GE 또는 1~4채널 10GE/25GE를 선택적 RSFEC 및 PTP를 코어 변형으로 설정 하십시오.
- 100GE 또는 1~4채널 10GE/25GE(옵션 RSFEC 및 PTP)를 코어 변형으로 선택할 경우 시작 시 100GE 채널을 활성 채널로 설정합니다.
- RSFEC가 RS-FEC 기능을 사용하도록 설정합니다.
참고: RS-FEC 기능은 100GE 또는 1~4채널 10GE/25GE(선택적 RSFEC 및 PTP)를 코어 변형으로 선택할 때만 사용할 수 있습니다.
- 100GE 탭 아래:
- 100G를 이더넷 속도로 설정합니다.
- MAC+PCS를 선택 이더넷 IP 레이어로 설정 하여 MAC 및 PCS 레이어 또는 MAC+PCS+(528,514)RSFEC/MAC+PCS+(528,514)RS-FEC 기능을 사용하여 MAC 및 PCS를 인스턴스화합니다.
이더넷 인텔® FPGA IP E-Tile Hard IP에 대한 sim_mode 매개변수를 올바르게 비활성화하려면 다음을 변경하십시오.
AN/LT가 없는 설계의 경우:
1. <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv를 엽니다.
2. 신호 선언 후 다음 행을 복사 하여 붙여넣습니다 .
defparam dut.alt_ehipc3_fm_0.alt_ehipc3_fm_hard_inst. E100GX4_FEC.altera_xcvr_native_inst.xcvr_native_s10_etile_0_example_design_4ln_ptp.generate_RSFEC_block.inst_ct3_hs ssi_rsfec.ct3_hssi_rsfec_암호화_inst.ct1_hssirtl_rsfec_wrap_wrap_inst.die_specific_inst.x_rsfec_wrap. LOG2_MRK = 10;
AN/LT가 탑재된 설계의 경우:
1. 다음 스크린샷에 표시된 대로 IP 매개변수에서 링크 가을 억제 시간 값을 2000으로 변경 합니다.
2. HDL 생성을 클릭합니다.
3. 위와 같이 <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv를 변경합니다.
수정이 완료되면 사용자 가이드에 설명된 대로 시뮬레이션을 실행합니다.
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.