문서 ID: 000094086 콘텐츠 형태: 문제 해결 마지막 검토일: 2024-04-09

Agilex™ 7 장치 F-Tile PMA/FEC 다이렉트 PHY, 다중 속도 FPGA IP 내의 *pld_fpll_shared_direct_async_out_hioint[2] 클럭 도메인에 타이밍 위반이 있는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 인터페이스
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 22.4 이하에서 Agilex™ 7 장치 F-Tile PMA/FEC 다이렉트 PHY 다중 속도 FPGA IP의 문제로 인해 다음 클럭 전송에서 타이밍 위반이 발생할 수 있습니다.

    시계에서:
    *_auto_tiles|*__reset_controller_src_divided_osc_clk

    시계로:
    *_auto_tiles|*|hdpldadapt_tx_chnl_*|pld_fpll_shared_direct_async_out_hioint[2]

    해결 방법

    이러한 클럭 도메인 간의 위반은 유효하지 않으며 set_false_path 명령을 사용하여 방지할 수 있습니다.

    이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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