설명
아니요, 64b/66b 헤더 비트는 L-Tile/H-Tile Transceiver 네이티브 PHY 인텔® Stratix® 10 FPGA IP 및 트랜시버 네이티브 PHY 인텔® Arria® 10/Cyclone® 10 FPGA IP에서 기본 모드로 향상된 PCS를 사용할 때 IEEE802.3ae 표준을 준수하지 않습니다.
IEEE802.3ae 표준은 컨트롤 표시 비트가 bit[0]에 배치된 상태에서 헤더를 먼저 전송하고 LSB를 수신해야 합니다.
대신, 헤더 비트는 기본 모드로 강화된 PCS에서 L-Tile/H-Tile 트랜시버 네이티브 PHY 인텔® Stratix® 10 FPGA IP 및 트랜시버 네이티브 PHY 인텔® Arria® 10/Cyclone® 10 FPGA IP에서 사용할 때 먼저 MSB로 전송됩니다.
L-Tile/H-Tile Transceiver 네이티브 PHY 인텔® Stratix® 10 FPGA IP 및 트랜시버 네이티브 PHY 인텔® Arria® 10/Cyclone® 10 FPGA IP는 10Gbase-R 모드로 구성할 때 IEEE802.3ae 표준을 완전히 준수합니다.
해결 방법
기본 모드로 향상된 PCS에서 이 문제를 해결하려면 다음을 구현할 수 있습니다.
- 전송 방향: tx_control 데이터와 관련하여 tx_ parallel_data 1 클럭 주기로 지연합니다.
- 수신 방향: rx_data 관련하여 rx_control 데이터를 1 클럭 주기로 지연합니다.
다음 코드를 예로 들어 볼 수 있습니다.
이 문제는 기본 모드에서 향상된 PCS를 사용하지 않는 인텔 트랜시버 프로토콜 IP의 IEEE802.3ae 준수에 영향을 미치지 않습니다.