인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.4 F-Tile DisplayPort 인텔® FPGA IP 설계 예의 문제로 인해, 시뮬레이션 모델에는 Rx Phy Top이 DisplayPort FMC 부속 카드에 필요한 하드웨어 레인 반전 동작을 모방하는 버그가 있지만 시뮬레이션 테스트벤치가 동일한 레인 반전을 포함하지 못했습니다.
이로 인해 Rx CRC가 잘못된 값을 표시합니다.
인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.4에 대한 이 문제를 해결하려면 아래의 단계를 구현하여 Tx 병렬 데이터를 반전하십시오.
파일 "<프로젝트>/시뮬레이션/rtl/tx_phy/tx_phy_top.sv"를 수정합니다.
아래 패러메이터 변경:
매개변수 LANE_POLARITY_INVERTED = 0
그리고 아래 코드를 추가하십시오.
할당 gxb_tx_clkout = tx_ls_clkout[3];
할당 tx_cadence_fast_clk = tx_syspll_clkout[3];
할당 tx_parallel_data =(dp_tx_link_rate_sync < 8'd6) ?
{24'd0,tx_parallel_data_i[16+:16],1'd0,tx_parallel_valid[0],22'd0,tx_parallel_data_i[0+:16],
24'd0,tx_parallel_data_i[56+:16],1'd0,tx_parallel_valid[1],22'd0,tx_parallel_data_i[40+:16],
24'd0,tx_parallel_data_i[96+:16],1'd0,tx_parallel_valid[2],22'd0,tx_parallel_data_i[80+:16],
24'd0,tx_parallel_data_i[136+:16],1'd0,tx_parallel_valid[3],22'd0,tx_parallel_data_i[120+:16]} :
{20'd0,tx_parallel_data_i[20+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[0+:20],
20'd0,tx_parallel_data_i[60+:20],1'd0,tx_parallel_valid[1],18'd0,tx_parallel_data_i[40+:20],
20'd0,tx_parallel_data_i[100+:20],1'd0,tx_parallel_valid[2],18'd0,tx_parallel_data_i[80+:20],
20'd0,tx_parallel_data_i[140+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[120+:20]};
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.1에서 해결되었습니다.