문서 ID: 000094606 콘텐츠 형태: 유지 관리 및 성능 마지막 검토일: 2024-08-06

PFL-II IP가 FPGA 구성에 대한 Agilex™ 7 'nCONFIG 높음에서 nSTATUS 높음' 타이밍 사양을 충족하지 못하는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
    PLL 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus Prime Pro Edition 소프트웨어 버전 20.1의 문제로 인해 PFL-II® IP는 5ms에서 시간 초과됩니다. 데이터시트에서 예상되는 최대 구성 시간은 Agilex™ 7의 경우 20ms입니다.

해결 방법

이 문제를 해결하기 위해 사용자는 +2를 추가하여 'CONF_WAIT_TIMER_WIDTH'라는 IP 최상위 매개 변수를 변경할 수 있습니다.

이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 23.2에서 해결되었습니다.

관련 제품

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인텔® Agilex™ FPGAs 및 SoC FPGAs

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