설명
LVDS SERDES 인텔® FPGA IP 송신기가 인텔® Arria® 10 장치의 인접한 I/O 은행에서 PLL에 의해 구동될 때 이 오류가 발생할 수 있습니다.
인텔® Quartus® Prime Pro Edition 소프트웨어는 I/O PLL이 인접한 I/O 은행에서 송신기 채널을 구동하는 것을 허용하지 않습니다. 이로 인해 코어/계단식 PLL을 통과하는 클럭 경로로 인해 TX 채널에 추가적인 지터가 발생합니다.
해결 방법
I/O 은행 PLL이 인접한 I/O 은행에서 송신기 채널을 구동하는 경우, 동일한 은행에서 하나 이상의 송신기 채널을 구동해야 합니다.
인텔® Arria® 10 코어 패브릭 및 범용 I/Os 핸드북은 아래와 같이 LVDS 배치 지침을 강조하기 위해 업데이트됩니다.
I/O 은행 PLL은 다음 조건에서만 인접한 I/O 은행에서 차등 송신기 채널을 구동할 수 있습니다.
- 인터페이스는 여러 I/O 은행을 아우르는 광범위한 LVDS SERDES 인텔® FPGA IP 송신기 인터페이스입니다.
- tx_outclock 활성화되어 있는 송신기에는 22개 이상의 채널이 있습니다.
- tx_outclock 비활성화되어 있는 송신기에는 23개 이상의 채널이 있습니다.
- 또한 PLL은 자체 I/O 은행에서 하나 이상의 송신기 채널을 구동합니다.