문서 ID: 000094752 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-10-12

F-타일 이더넷 인텔® FPGA Hard IP 설계 예에서 "패킷 클라이언트 루프백"이 활성화된 경우 링크 파트너 또는 이더넷 테스터에 FCS 또는 CRC 오류가 표시되는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.1의 문제로 인해 F-타일 이더넷 인텔® FPGA Hard IP의 설계 예에서 "패킷 클라이언트 루프백"이 활성화된 경우 링크 파트너 또는 이더넷 테스터에 FCS 또는 CRC 오류가 표시될 수 있습니다.

해결 방법

이 문제를 해결하려면 cfg_rom_pkt_gap_addr (오프셋 0x1C) 레지스터에 32'h0000_0000 씁니다. 단일 IP 인스턴스 설계 예제의 경우 이 레지스터는 절대 오프셋 0x0010_001C에서 찾을 수 있습니다.
이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.2부터 수정되었습니다.

관련 제품

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인텔® Agilex™ FPGAs 및 SoC FPGAs

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