문서 ID: 000094887 콘텐츠 형태: 문제 해결 마지막 검토일: 2024-12-07

설계 QSF에서 VSR 할당이 활성화된 경우 PMA REFCLK가 312.5MHz 변형으로 설정된 PAM4 케이스에서 F-Tile 이더넷 FPGA IP의 o_rx_pcs_ready이 PCS ready low로 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 23.1의 문제로 인해 설계 QSF에서 VSR 할당이 활성화된 경우 PCS ready low로 PMA REFCLK가 312.5MHz 변형으로 설정된 PAM4 사례에서 F-타일 이더넷 IP의 o_rx_pcs_ready 주장되지 않습니다.

    해결 방법

    이 문제를 해결하려면 디자인 QSF에서 VSR 할당을 사용하지 않도록 설정합니다.
    이 문제는 Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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