문서 ID: 000094923 콘텐츠 형태: 오류 메시지 마지막 검토일: 2025-10-06

Stratix®10 FPGA 저지연 이더넷 10G MAC IP 예제 설계 시뮬레이션이 실패하는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
    저지연 이더넷 10G MAC 인텔® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® Prime Pro Edition 소프트웨어 버전 23.1 이하의 문제로 인해 10M/100M/1G/2.5G/5G/10G(USXGMII) 사전 설정에서 생성된 설계 예제를 사용할 때 시뮬레이션에 다음 오류가 나타납니다.


# ** 오류: .. /models/altera_eth_top.sv(128): 'altera_eth_top_auto_tiles' 모듈이 정의되지 않았습니다.

해결 방법

이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 23.2에서 해결되었습니다.

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인텔® Stratix® 10 FPGA 및 SoC FPGA

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