문서 ID: 000094923 콘텐츠 형태: 오류 메시지 마지막 검토일: 2023-05-19

인텔® Stratix®10 저속 지연 시간 이더넷 10G MAC 인텔® FPGA IP 예제 설계 시뮬레이션이 실패하는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 저지연 이더넷 10G MAC 인텔® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.1 이전의 문제로 인해 10M/100M/1G/2.5G/5G/10G(USXGMII) 사전 설정에서 생성된 설계 예제를 사용할 때 시뮬레이션에 다음 오류가 나타납니다.


    # ** 오류: .. /models/altera_eth_top.sv(128): 모듈 'altera_eth_top_auto_tiles'은 정의되어 있지 않습니다.

    해결 방법

    이 문제에 대한 해결 방법은 없습니다.
    이 문제는 인텔® Quartus® Prime Software의 향후 릴리스에서 해결될 예정입니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Stratix® 10 FPGA 및 SoC FPGA

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