문서 ID: 000094987 콘텐츠 형태: 오류 메시지 마지막 검토일: 2023-05-18

오류(175020): Fitter는 이 유형의 로직에 적합한 위치가 없기 때문에 일반 구성 요소 ed_synth_phylite_s20_0_example_design 일부인 로직 IO_LANE 배치할 수 없습니다.

환경

  • 인텔® Quartus® Prime 디자인 소프트웨어
  • 외부 메모리 인터페이스 인텔® Stratix® 20 FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® 프라임 스탠다드 에디션 소프트웨어 버전 20.4의 문제로 인해 PHY Lite Interfaces® 인텔 Agilex 7 FPGA IP에서 동일한 은행 내에서 IO48 타일 간에 REFCLK 공유를 배치하는 동안 더 문제가 발생할 수 있습니다.

    해결 방법

    이러한 오류는 하드웨어 제한으로 인해 발생합니다. REFCLK가 동일한 타일에 있어야 한다고 가정하기 때문에 피터가 REFCLK 위치 제약 조건을 확인하지 않았습니다.

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

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