문서 ID: 000095051 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-05-29

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.1을 사용할 때 F-Tile 트랜시버가 있는 인텔 Agilex® 7 장치에 대한 임계 경고(23469) 메시지가 표시되는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.1을 사용할 때 F-Tile 트랜시버가 있는 인텔 Agilex® 7 장치에서 다음과 같은 타일 로직 생성 중요 경고 메시지가 인텔® Quartus® 표시될 수 있습니다.

    임계 경고(23469): 블록 <path>|x_bb_f_ux_tx 다음 매개변수를 설정하지 않았습니다.

    Info(23470): 매개변수 txeq_main_tap

    Info(23470): 매개변수 txeq_post_tap_1

    Info(23470): 매개변수 txeq_pre_tap_1

    Info(23470): 매개변수 txeq_pre_tap_2

    임계 경고(23469): 블록 <path>|x_bb_f_ux_rx 다음 매개변수를 설정하지 않았습니다.

    Info(23470): 매개변수 rxeq_dfe_data_tap_1

    Info(23470): 매개변수 rxeq_hf_boost

    Info(23470): 매개변수 rxeq_vga_gain

    해결 방법

    송신기 경고를 제거하려면 채널 손실 요구 사항에 따라 Quartus 설정 파일(QSF) 제약 조건을 추가해야 합니다. 예를 들어 다음을 입력할 수 있습니다.

    set_instance_assignment -name HSSI_PARAMETER "txeq_main_tap=35" -to <pin_name>

    set_instance_assignment -name HSSI_PARAMETER "txeq_pre_tap_1=5" -to <pin_name>

    set_instance_assignment -name HSSI_PARAMETER "txeq_pre_tap_2=0"을 <pin_name>

    set_instance_assignment -name HSSI_PARAMETER "txeq_post_tap_1=0"을 <pin_name>

    아래 나열된 것과 같은 대부분의 인텔 F-Tile 트랜시버 IP는 자동 RX 적응을 사용합니다. 이 경우 수동 RX 균등화에 사용되는 rxeq_dfe_data_tap_1, rxeq_hf_boost 및 rxeq_vga_gain 중요 경고를 안전하게 무시할 수 있습니다. 이러한 중요 경고를 제거하려는 경우, 아래 표에 따라 QSF 할당을 추가할 수 있습니다. 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.1의 인텔 IP 설계 예에서 결정된 표에 따라 QSF 할당을 추가할 수 있습니다.

    rxeq_dfe_data_tap_1 rxeq_hf_boost rxeq_vga_gain
    F-Tile 이더넷 인텔FPGA 하드 IP0060
    F-Tile JESD204C 인텔 FPGA IP0060
    F-Tile 직렬 라이트 IV 인텔 FPGA IP0060
    F-Tile Interlaken 인텔 FPGA IP0060
    F-Tile CPRI PHY 인텔 FPGA IP0060
    F-Tile PMA/FEC DirectPHY 멀티레이트 설계 예0060
    F-Tile 이더넷 멀티레이트 설계 예0060
    F-Tile CPRI 멀티레이트 설계 예0060
    F-Tile HDMI 인텔 FPGA IP0060
    F-Tile SDI II 인텔 FPGA IP0060
    F-Tile DisplayPort 인텔 FPGA IP0037

    예를 들어, 다음이 F-Tile 이더넷 인텔 FPGA Hard IP 사용됩니다.

    set_instance_assignment -name HSSI_PARAMETER "rxeq_dfe_data_tap_1=0"에서 <pin_name>

    set_instance_assignment -name HSSI_PARAMETER "rxeq_hf_boost=0"을 <pin_name>

    set_instance_assignment -name HSSI_PARAMETER "rxeq_vga_gain=60"에서 <pin_name>

    표와 다른 값을 사용하는 경우 인텔® Quartus® Tile Logic Generation(QTLG) 오류가 나타날 수 있습니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 버전에서 해결됩니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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