문서 ID: 000095062 콘텐츠 형태: 오류 메시지 마지막 검토일: 2023-12-01

1채널 구성으로 PCI Express*용 H-타일 다중 채널 DMA 인텔® FPGA IP 설계 예제를 컴파일할 때 오류가 발생하는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.1 이하에서의 문제로 인해, 1 DMA 채널 구성으로 PCI Express*용 H-타일 다중 채널 DMA 인텔® FPGA IP 설계 예시를 컴파일할 때 오류가 관찰됩니다.

intel_pcie_prefetch_desc_fifo.sv(0)의 Verilog HDL 오류: 부품 선택 방향이 접두사 인덱스 방향과 반대입니다.

intel_pcie_prefetch_desc_fifo.sv(0)의 Verilog HDL 또는 VHDL 오류: 인덱스 **가 '**'의 범위(**:**)를 벗어났습니다.

해결 방법

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어의 향후 릴리스에서 수정될 예정입니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® Stratix® 10 GX FPGA

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