문서 ID: 000095586 콘텐츠 형태: 정오표 마지막 검토일: 2024-11-12

이더넷 하위 시스템 FPGA IP 내에서 동적 재구성이 활성화된 E-Tile 변형이 Synopsys* VCS 시뮬레이터에서 올바르게 시뮬레이션되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 인터페이스
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    Quartus® Prime Pro Edition 소프트웨어 버전 23.2의 문제로 인해 이더넷 하위 시스템 FPGA IP 내에서 동적 재구성이 활성화된 E-타일 변형은 Synopsys* VCS 시뮬레이터를 사용할 때 올바르게 시뮬레이션되지 않습니다. 시뮬레이션이 완료되지 않습니다.

    이 문제는 지원되는 다른 시뮬레이션 도구에는 영향을 주지 않습니다.

    해결 방법

    이 문제를 해결하려면 <example design project name>/example_testbench 디렉토리에 포함된 "run_vcs.sh" 파일의 USER_DEFINED_ELAB_OPTIONS 섹션에 "-debug_access+all" 스위치를 추가합니다.

    이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 24.2에서 해결되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

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    보증 제외

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