문서 ID: 000095590 콘텐츠 형태: 정오표 마지막 검토일: 2023-10-03

Synopsys* VCS 시뮬레이터를 사용할 때 이더넷 서브시스템 인텔® FPGA IP 내에서 PTP 및 Tx PTP 분류기가 활성화된 F-타일 변형이 컴파일되지 않는 이유는 무엇입니까?

환경

  • 인텔® Quartus® Prime Pro Edition
  • 인터페이스
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    설명

    인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.2의 문제로 인해 Synopsys* VCS 시뮬레이터를 사용할 때 이더넷 하위 시스템 인텔® FPGA IP 내에서 PTP 및 PTP 패킷 분류기가 활성화된 F-타일 변형이 컴파일되지 않습니다.

    이 문제는 지원되는 다른 시뮬레이터에는 영향을 주지 않습니다.

    해결 방법

    이 문제를 해결하려면 <example design project name>/example_testbench 디렉토리에 있는 run_vcs.sh 파일의 USER_DEFINED_ELAB_OPTIONS 섹션에 "-ignore initializer_driver_checks" 스위치를 추가합니다.

    이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.3에서 수정되었습니다.

    관련 제품

    이 문서는 다음 항목에 적용됩니다. 1 제품

    인텔® Agilex™ FPGAs 및 SoC FPGAs

    추가적 도움이 필요하십니까?

    지원팀 연락처

    보증 제외

    1

    본 사이트의 모든 게시물 및 콘텐츠 사용은 Intel.com 이용 약관이 적용됩니다.

    이 페이지의 콘텐츠는 원본 영어 콘텐츠에 대한 사람 번역 및 컴퓨터 번역의 조합으로 완성되었습니다. 이 콘텐츠는 편의와 일반적인 정보 제공을 위해서만 제공되었으며, 완전하거나 정확한 것으로 간주되어선 안 됩니다. 이 페이지의 영어 버전과 번역 간 모순이 있는 경우, 영어 버전이 우선적으로 적용됩니다. 이 페이지의 영어 버전을 확인하십시오.