설명
Quartus® Prime Pro Edition 소프트웨어 버전 23.2의 문제로 인해 en_refclk_fgt_[n][1..0]을 2'b11로 설정하여 모니터 모드를 활성화하면 F-Tile 참조 및 시스템 PLL 클럭 FPGA IP의 refclk_fgt_enabled_[n] 출력 신호는 항상 1'b0이 됩니다. refclk_fgt_enabled_[n] 신호는 en_refclk_fgt_[n] 신호가 2'b00(REFCLK 비활성화) 또는 2'b01(REFCLK 활성화)로 설정된 경우에만 작동합니다.
해결 방법
en_refclk_fgt_[n][1..0] 신호를 2'b11로 설정하면 안 됩니다. F-Tile FGT 트랜시버 참조 클럭의 상태를 모니터링하려는 경우 F-Tile PMA/FEC Direct PHY FPGA IP의 tx_pll_locked 신호를 모니터링하여 이를 추론할 수 있습니다
이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 23.3에서 해결되었습니다.