문서 ID: 000095755 콘텐츠 형태: 문제 해결 마지막 검토일: 2023-07-28

25G 이더넷 인텔® Stratix® 10 FPGA IP를 사용하는 PTP 설계의 타임스탬프 정확도 오류가 예상보다 높은 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
    인텔® FPGA IP 저지연 25Gbps 이더넷 MAC 및 PHY 기능 IP-25GEUMACPHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

인텔® Quartus® Prime Pro Edition 소프트웨어 버전 22.4의 문제로 인해 25G 이더넷 인텔® Stratix® 10 FPGA IP를 사용하는 PTP 설계는 시뮬레이션과 하드웨어 모두에서 더 높은 타임스탬프 정확도 오류 값을 관찰할 수 있습니다.

이 문제는 10G 및 25G 속도에 영향을 미칩니다.

해결 방법

인텔® Quartus® Prime Pro Edition 소프트웨어 v22.4에서 이 문제를 해결하려면 CSR 등록0xB06 (RX_PTP_PMA_LATENCY)에서 구성된 RX PMA 대기 시간 값 위에 다음 값을 추가하여 타임스탬프 정확도 오류를 보정합니다.

- 25G 모드: 2.56ns 추가(1 clk_rxmac 클록 사이클)

- 10G 모드: 6.4ns 추가(1 clk_rxmac 클럭 사이클)

이 문제는 인텔® Quartus® Prime Pro Edition 소프트웨어 버전 23.1에서 수정되었습니다.

관련 제품

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인텔® Stratix® 10 FPGA 및 SoC FPGA

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