문서 ID: 000095943 콘텐츠 형태: 문제 해결 마지막 검토일: 2024-04-16

흐름 제어가 활성화된 200GE 또는 400GE F-Tile 이더넷 FPGA 하드 IP 설계 예가 Quartus® Prime Pro - 컴파일 지원 로직 생성 단계에서 실패하는 이유는 무엇입니까?

환경

    인텔® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
설명

Quartus® Prime Pro Edition 소프트웨어 버전 23.2의 문제로 인해 링크 파트너가 PAUSE를 전송할 때 TX 트래픽 중지 매개변수가 예로 설정된 경우 컴파일의 지원 로직 생성 단계에서 200GE 또는 400GE F-Tile 이더넷 FPGA 하드 IP 설계 예가 실패합니다.

해결 방법

이 문제를 해결하려면 다음 단계를 수행하십시오.

  1. <design_example_name>/hardware_test_design/common/ 디렉토리에 있는 eth_f_hw_ip_top.sv 파일을 찾아 엽니다
  2. dut 인스턴스 내에 포함된 i_tx_pfc 및 o_rx_pfc 포트를 삭제합니다
  3. 수정된 eth_f_hw_ip_top.sv 파일을 저장합니다
  4. 디자인 예제 다시 컴파일

이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 23.3에서 수정되었습니다.

관련 제품

이 문서는 다음 항목에 적용됩니다. 1 제품

인텔® Agilex™ FPGAs 및 SoC FPGAs

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