설명
Quartus® Prime Pro Edition 소프트웨어 버전 23.2 이하의 문제로 인해 Compute Express Link*(CXL*)용 R-타일 FPGA IP를 사용하여 Agilex™ 7 I-시리즈 및 M-시리즈 FPGAs 대상으로 지정할 때 피팅 단계에서 이 오류가 표시될 수 있습니다. 이 오류는 nPERST 신호가 FPGA 소프트 로직 패브릭에 연결되어 있을 때 발생합니다. 코어의 로직은 다른 신호에 의해 구동되어야 합니다.
해결 방법
이 문제를 해결하려면 nPERST 핀이 R-Tile PCIe* IP로만 구동되도록 설계를 수정하십시오
이 문제는 Quartus® Prime Pro Edition 소프트웨어 버전 23.3부터 해결됩니다